集成的PLD/FPGA开发环境
这类软件都是由PLD/FPGA芯片厂家提供，基本都可以完成所有的设计输入（原理图或HDL)，仿真，综合，布线，下载等工作。
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Altera公司上一代的PLD开发软件，使用者众多。目前Altera已经停止开发MaxplusII，而转向QuartusII软件平台 | MaxplusII学习资料下载 |
| Altera公司的免费PLD开发软件，界面与标准版的MaxplusII完全一样，但需要通过使用MAX+PLUSII Advanced Synthsis插件才能支持VHDL/Verilog。 该支持MAX7000/3000和部分FLEX/ACEX芯片（如1K30,6016等），共47.1M | 用网卡号申请license 如没有网卡，可以用硬盘号申请，license会发到你的电子信箱,有效期为6个月，到期后可再申请 | |
| Altera公司的免费PLD开发软件，界面与标准版的MaxplusII完全一样，只支持MAX7000和MAX3000系列器件，本身支持不复杂的VHDL和Verilog综合，软件较小，共26.8M | 用网卡号申请license ，如没有网卡，可以用硬盘号申请，其他同上 | |
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Altera公司新一代PLD开发软件，适合大规模FPGA的开发 | QuartusII学习资料下载 |
| Altera公司的meifeui PLD开发软件QuartusII的免费版本，推荐使用256M以上内存，安装有NT或win2000的机器 | 用网卡号申请license license有效期为150天，到期后可再申请 | |
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Xilinx公司上一代的PLD开发软件，目前Xilinx已经停止开发Foundation，而转向ISE软件平台 | Foundation学习资料下载 |
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Xilinx公司目前的FPGA/PLD开发软件 | ISE4.1中文学习资料 |
| Xilinx公司的免费PLD开发软件,不需下载，可在线编译，结果用e-mail发送到信箱。使用简单，但要求较快的联网速度。支持XC9500 和 CoolRunner系列 | 不需要安装license，但必须注册,申请用户和password | |
| Xilinx公司的免费PLD开发软件,支持XC9500,coolrunner,Spartan/II,部分Virtex/E/II器件 | ||
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ispDesignEXPERT |
Lattice公司的PLD开发软件,目前最新软件改名为：ispLEVER | |
| Lattice公司的免费PLD开发软件,支持600个宏单元以下的Lattice芯片的设计 | 需要注册 license有效期为6个月，到期后可再申请 | |
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Wrap |
Cypress公司开发软件 | |
| ACTEL公司开发软件 | ||
| Quicklogic公司开发软件 | ||
| 开发GAL/PAL的软件，DOS界面 | 免费 | |
| 开发GAL/PAL的软件，DOS界面 | 免费 |
为了提高设计效率，优化设计结果，很多厂家提供了各种专业软件，用以配合PLD/FPGA芯片厂家提供工具进行更高效率的设计，最常见的组合是：同时使用专业HDL逻辑综合软件和PLD/FPGA芯片厂家提供的软件。
HDL前端输入与系统管理软件
这类软件主要是帮助用户完成HDL文本的编辑和输入工作，提高输入效率，并不是必须的，更多人更习惯使用集成开发软件或者综合/仿真工具中自带的文本编辑器，甚至可以直接使用普通文本编辑器。
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UltraEdit |
一个使用广泛的编辑器，低版本并不直接支持HDL，但可以将下面的文件中的文字添加到WORDFILE.txt中（该文件在UltraEdit安装目录下），即可支持相应的语言编辑，关键字将用不同色彩标出。VHDL87 VHDL93 Verilog HDL |
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HDL Turbo Writer |
VHDL/verilog专用编辑器，可大小写自动转换，缩进，折叠，格式编排很方便。可直接使用FPGAadvantage做后端处理,此套软件也可以编辑C/C++，Java等多重语言，www.saros.com |
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HDL Designer Series |
Mentor公司的前端设计软件，包括5个部分，涉及设计管理，分析，输入等，原Renoir软件也已转到HDL Designer Series www.mentor.com/hdldesigner |
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Visial VHDL/ Visal Verilog |
可视化的HDL/Verilog编辑工具,可以通过画流程图等可视化方法生成一部分VHDL/Verilog代码innoveda公司出品 |
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Visual Elite |
Visial HDL的下一代产品，能够辅助系统级到电路级的设计 www.innoveda.com/products/datasheets_HTML/visualelite.asp |
HDL逻辑综合软件
这类软件将把HDL语言翻译成最基本的与或非门的连接关系（网表），输出edf文件，导给PLD/FPGA厂家的软件进行试配和布线。 为了优化结果，在进行复杂HDL设计时，基本上都会使用这些专业的逻辑综合软件，而不使用PLD/FPGA厂家的集成开发软件中自带的逻辑综合功能。
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Synplify / Synplify Pro, VHDL/Verilog综合软件，口碑相当不错。Synplicity公司出品。下载试用版 |
Synplify学习资料 |
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LeonardoSpectrum,VHDL/VerilogHDL综合软件。(Mentor公司）下载试用版 |
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| Mentor公司最新的VHDL/VerilogHDL综合软件 | ||
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FPGA ComplierII,VHDL/Verilog综合软件，Synopsys公司已停止发展FPGAexpress软件，而转到FPGA ComplierII平台。 | FPGAexpress学习资料 |
| MAX+PLUS II Advanced Synthsis | ALtera的一个免费HDL综合工具，安装后可以直接使用，是MaxplusII的一个插件，用这个插件进行语言综合，比直接使用MaxplusII综合的效果好。 下载(15M) |
HDL仿真软件
对设计进行校验仿真，包括布线以前的功能仿真（前仿真）和布线以后包含延时的时序仿真（后仿真），对于一些复杂的HDL设计可能需要这些软件专业的仿真功能。
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ModleSim |
VHDL/VerilogHDL仿真软件，功能比ActiveHDL强大，使用比ActiveHDL复杂。Mentor的子公司Model Tech出品。更多信息可浏览：http://www.model.com ，下载试用板 |
Modelsim学习资料(中文） |
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Active HDL |
Active HDL 6.1 使用简介 | |
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Cadence公司出品，很好的Verilog/VHDL仿真工具，其中NC-Verilog 的前身是著名的Verilog仿真软件：Verilog-XL，用于Verilog仿真；NC-VHDL,用于VHDL仿真；NC-Sim,是Verilog/VHDL混合语言仿真工具 |
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NC-Verlog/NC-VHDL/NC-SIM | ||
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VCS / Scirocco |
其他相关软件
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Mentor公司出品，VHDL/Verilog完整开发系统，可以完成除了布线以外所有的工作，包括三套软件：HDL Designer Series（输入及项目管理），Leonardo.Spectrum（综合）和Modelsim（仿真）下载试用版 | |
| VHDL/Verilog专用调试和代码优化软件，多用于复杂设计的调试，如CPU设计 www.novas.com | Debussy学习资料（5.27M) | |
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Visual IP |
可以为IP core供源代码保护和用户仿真模型 | |
| 可实现VHDL和Verilog语言的相互自动转化 | ||
| 静态时序分析软件，Synopsys公司出品，多用于ASIC设计，也可以用于FPGA/PLD设计 | ||
| ISE与与Mathlab的接口，利用IP核在Mathlab中快速完成数字信号处理的仿真和最终FPGA实现 | ||
| QuartusII与Mathlab的接口，利用IP核在Mathlab中快速完成数字信号处理的仿真和最终FPGA实现 | ||
| 配合QuartusII，可以完成NiosII软CPU的开发工作 | NiosII快速入门 | |
| Synplicity公司出品，物理级综合工具 | ||
| Synplicity公司最新推出的一种验证工具，可以在FPGA工作时查看实际的节点信号，甚至可以像调试单片机一样，在HDL代码中设断点 | ||
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Synplify DSP |
和DSP Builder ,System Generator 类似,用于数字信号处理的开发 | |
| 一个很好用的ＨＤＬ设计工具，能够自动将子模块聚合成一个顶层文件。 免费共享软件 |
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评论
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